MEM - Acessa a Memória

Topologia

Interface genérica

GENERATE_REGISTERS GENERIC

Define geração de registradores de pipeline.

• Tipo: boolean
• Padrão: TRUE

Interface de portas

clock INPUT

Entrada do sinal de clock.

• Tipo: std_logic

clear INPUT

Entrada do sinal que limpa o(s) dado(s) do componente.

• Tipo: std_logic

enable INPUT

Entrada do sinal que ativa o componente.

• Tipo: std_logic

data_memory_in INPUT

Entrada de dados que contém o valor vindo da memória RAM.

• Tipo: t_DATA

source INPUT

Entrada de registro que contém os dados vindos da etapa EX do pipeline.

• Tipo: t_SIGNALS_EX_MEM

control_memory OUTPUT

Saída de registro que contém os sinais de controle da memória RAM.

• Tipo: t_CONTROL_MEM

address_memory OUTPUT

Saída de dados que contém o endereço da memória RAM sendo acessado para leitura/escrita.

• Tipo: t_DATA

data_memory_out OUTPUT

Saída de dados que contém o valor a ser armazenado na memória RAM.

• Tipo: t_DATA

destination OUTPUT

Saída de registro que contém os dados vindos da etapa MEM do pipeline.

• Tipo: t_SIGNALS_MEM_WB

Usagem

MEMORY_ACCESS : entity WORK.CPU_STAGE_MEM(RV32I)
    port map (
        clock           => clock,
        clear           => clear,
        enable          => enable,
        source          => signals_ex_mem,
        data_memory_in  => data_memory_in,
        control_memory  => stage_mem_control_memory,
        address_memory  => address_memory,
        data_memory_out => data_memory_out,
        destination     => signals_mem_wb
    );

Diagrama RTL

zoom: alt+scroll

Casos de teste

TO DO

### Caso 1 <Badge type="info" text="tb_stage_mem_case_1" />

Forma de onda:

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![Forma de onda do caso de teste 1 do Decodifica Instrução](/images/reference/entities/tb_stage_mem_case_1.svg){.w-full .dark-invert}

</pan-container>