Registrador

Abrir arquivo fonte ⧉

Registrador de uso geral.

Topologia

zoom: alt+scroll

Genéricos

Nome	Tipo	Valor	descrição
DATA_WIDTH	natural	8	Largura dos vetores de dados

Portas

Nome	Direção	Tipo	Descrição
clock	input	std_logic	Sinal de clock
clear	input	std_logic	Sinal de clock
enable	input	std_logic	Habilita a entidade
source	input	std_logic_vector<DATA_WIDTH>	Vetor de dados para escrita
destination	output	std_logic_vector<DATA_WIDTH>	Vetor de dados regisrados

Processos

UPDATE

Dependências: clock

Durante a borda de subida de clock, caso enable esteja habilitado, atribui source a destination se clear nãoestiver habilitado, caso contrário atribui vetor booleano baixo a destination.

Usagem

REGISTER_1 : entity WORK.GENERIC_REGISTER
    generic map (
        DATA_WIDTH => 32
    )
    port map (
        clock       => clock,
        clear       => signal_clear,
        enable      => signal_enable,
        source      => signal_source,
        destination => signal_destination
    );

Diagrama RTL

zoom: alt+scroll

Casos de teste

Abrir arquivo fonte ⧉

tb_GENERIC_REGISTER_case_1

zoom: alt+scroll