RISC-V Brazil
Unidade Central de Processamento
Topologia
Fluxo do Pipeline
Fluxo de sinais
Área por módulo
Interface
vhdl
entity CPU_TOP_LEVEL is
port (
clock : in std_logic := '0';
clear : in std_logic := '0';
enable : in std_logic := '1';
memory_read : out std_logic;
memory_write : out std_logic;
data_program : in WORK.CPU.t_PROGRAM := WORK.RV32I.NULL_INSTRUCTION;
data_memory_in : in WORK.CPU.t_DATA := (others => '0');
data_memory_out : out WORK.CPU.t_DATA;
address_program : out WORK.CPU.t_DATA;
address_memory : out WORK.CPU.t_DATA
);
end entity;clock: Sinal de clock.clear: Limpa os dados da entidade.enable: Habilita a entidade.data_program: Dados da instrução da memória de programa.data_memory_in: Dados de leitura da memória de dados.memory_read: Habilita leitura da memória de dados.memory_write: Habilita escrita na memória de dados.data_memory_out: Dados de escrita na memória de dados.address_program: Endereçamento da memória de programa.address_memory: Endereçamento da memória de dados.
Usagem
Especificação RV32I RTL
Implementação a partir de componentes genéricos e lógica a nível de registradores e portas lógicas. Não amigável para FPGA, menor performance e consome mais recursos de síntese.
vhdl
CPU : entity WORK.CPU_TOP_LEVEL(RV32I)
port map (
clock => clock,
clear => '0',
enable => '1',
memory_read => enable_memory_read,
memory_write => enable_memory_write,
data_program => data_program,
data_memory_in => data_memory_in,
data_memory_out => data_memory_out,
address_program => address_program,
address_memory => address_memory
);Especificação RV32I Sinóptica
WORK IN PROGRES
Implementação a partir de componentes genéricos e lógica descritiva. Amigável para FPGA.
vhdl
CPU : entity WORK.CPU_TOP_LEVEL(RV32I_SYN)
port map (
clock => clock,
clear => '0',
enable => '1',
memory_read => enable_memory_read,
memory_write => enable_memory_write,
data_program => data_program,
data_memory_in => data_memory_in,
data_memory_out => data_memory_out,
address_program => address_program,
address_memory => address_memory
);Especificação RV32IM RTL
WORK IN PROGRES
To do.
Especificação RV32IM Sinóptica
WORK IN PROGRES
To do.
Diagrama RTL
Casos de teste
Caso de instruções ADD tb_cpu_top_level_add
Caso de instruções ADDI tb_cpu_top_level_addi
Caso de instruções AND tb_cpu_top_level_and
Caso de instruções ANDI tb_cpu_top_level_andi
Caso de instruções AUIPC tb_cpu_top_level_auipc
Caso de instruções BEQ tb_cpu_top_level_beq
Caso de instruções BGE tb_cpu_top_level_bge
Caso de instruções BGEU tb_cpu_top_level_bgeu
Caso de instruções BLT tb_cpu_top_level_blt
Caso de instruções BLTU tb_cpu_top_level_bltu
Caso de instruções BNE tb_cpu_top_level_bne
Caso de instruções JAL tb_cpu_top_level_jal
Caso de instruções JALR tb_cpu_top_level_jalr
Caso de instruções LB tb_cpu_top_level_lb
Caso de instruções LBU tb_cpu_top_level_lbu
Caso de instruções LH tb_cpu_top_level_lh
Caso de instruções LHU tb_cpu_top_level_lhu
Caso de instruções LUI tb_cpu_top_level_lui
Caso de instruções LW tb_cpu_top_level_lw
Caso de instruções OR tb_cpu_top_level_or
Caso de instruções ORI tb_cpu_top_level_ori
Caso de instruções SB tb_cpu_top_level_sb
Caso de instruções SH tb_cpu_top_level_sh
Caso de instruções SLL tb_cpu_top_level_sll
Caso de instruções SLLI tb_cpu_top_level_slli
Caso de instruções SLT tb_cpu_top_level_slt
Caso de instruções SLTI tb_cpu_top_level_slti
Caso de instruções SLTIU tb_cpu_top_level_sltiu
Caso de instruções SLTU tb_cpu_top_level_sltu
Caso de instruções SRA tb_cpu_top_level_sra
Caso de instruções SRAI tb_cpu_top_level_srai
Caso de instruções SRL tb_cpu_top_level_srl
Caso de instruções SRLI tb_cpu_top_level_srli
Caso de instruções SUB tb_cpu_top_level_sub
Caso de instruções SW tb_cpu_top_level_sw
Caso de instruções XOR tb_cpu_top_level_xor
Caso de instruções XORI tb_cpu_top_level_xori
