RISC-V Brazil
ROM
Abrir arquivo fonte ⧉Memória de apenas leitura
Topologia
Genericos
| Nome | Tipo | Valor | Descrição |
|---|---|---|---|
DATA_WIDTH | natural | 8 | Largura dos vetores de dados |
ADDRESS_WIDTH | natural | 8 | Largura do vetor de endereço |
ADDRESSABLE_WIDTH | natural | 7 | Largura do vetor de endereço mapeado na memória |
INIT_FILE | string | Caminho para o arquivo .mif de inicialização da memória |
ATENÇÃO!
ADDRESSABLE_WIDTH deve ser menor ou igual a ADDRESS_WIDTH.
Portas
| Nome | Direção | Tipo | Descrição |
|---|---|---|---|
clock | input | std_logic | Sinal de clock |
address | input | std_logic_vector<ADDRESS_WIDTH> | Vetor de endereço |
destination | output | std_logic_vector<DATA_WIDTH> | Vetor de dados endereçado |
Usagem
ROM Genérica
Implementação a partir de componentes genéricos e lógica a nível de registradores e portas lógicas.
vhdl
ROM : entity WORK.GENERIC_ROM(RTL)
generic map (
DATA_WIDTH => 8;
ADDRESS_WIDTH => 8;
ADDRESSABLE_WIDTH => 5;
INIT_FILE => "path/to/init_file.mif"
)
port map (
source => signal_source,
destination => signal_destination
);Propriedade Intelectual altsyncram Intel® FPGA
vhdl
ROM : entity WORK.GENERIC_ROM(SYN)
generic map (
DATA_WIDTH => 8;
ADDRESS_WIDTH => 8;
ADDRESSABLE_WIDTH => 5;
INIT_FILE => "path/to/init_file.mif"
)
port map (
source => signal_source,
destination => signal_destination
);ATENÇÃO!
Para utilizar o IP é preciso incluir o arquivo GENERIC_ROM_QUARTUS.vhd ao invés do GENERIC_ROM.vhd. Esta usagem da entidade só está disponível para síntese dentro da plataforma de desenvolvimento para placas FPGA Intel® Quartus® Prime Lite
Diagrama RTL
{.w-full .dark-invert}
Casos de teste
Abrir arquivo fonte ⧉tb_GENERIC_ROM_case_1
{.w-full .dark-invert}